//顶层设计文件
module zl_2346_2(clk,en,Q,seg,codeout);
	input clk,en; //时钟、使能输入端
	output [2:0] Q;  //线网型变量
	output [6:0] codeout;  //七段译码输出
	output seg;  //彩灯是否点亮的输出标识
	zl_2346_2_1 a(clk,en,Q);
	zl_2346_2_2 b(Q,seg,codeout);
endmodule